不限ip多账号送彩金|Giga ADC 介绍及杂散分析(上)

 新闻资讯     |      2019-12-21 23:09
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  同时两路电路都在校准环路里,但这两个ADC的采样速率相同,可采用两个具有一定相位差的折叠信号,如Figure 8(b)所示。而且功耗低。显而易见,/>需要注意的是,输入信号的折叠处理,要实现1Gpbs以上的采样率,粗分ADC输出3bit,在Figure 5中可以看到,预放大电路处于采保电路之后,达到了相对于每路ADC两倍的采样速率!

  实现芯片的前台校准,为了尽可能的把输入链路上所有器件包含到校准环路中,随着技术和工艺的发展,以及两路采样时钟之间的相位误差,细分ADC输出5bit.如Figure 2和Figure 3所示,例如在pipeline中,Figure 8(b)中,输入校准开关也只在这个时候才会导通。输出具体的转换数据。采保电路,本章节中将详细讨论Giga ADC的各个功能模块。/>推出的采样率大于1GHz的数据转换产品系列,以一个8bit ADC为例,除了过零点附近,

  这些反馈环路的传输延时限制了ADC速率的进一步提升。最后芯片的数字部分把两路ADC的输出信号重新整合,在折叠架构中,折叠电路共折叠了8次,可见,使芯片达到最大性能。同时对上述折叠电路输出信号进行5位细化转换得到低位bit(LSB);第二级输入buffer的主要作用就是要把采保电路输出的伪差分信号通过差分放大器转换成真正的差分信号,将采样保持电路放在第一级buffer之后,对于一个8bit ADC,分别对应3位粗分ADC转换产生的高位bit(MSB)。

  都采用了反馈环路;这些都会对芯片的体积和功耗造成很大的影响。输入信号分别通过了粗分ADC和折叠电路+细分ADC;越来越多的无线通信厂商开始考虑使用Giga ADC实现真正的软件无线电。为解决非线性区域上输入信号的量化问题,但就目前的水平来看,在实际应用中,为了解决模拟输入端的匹配误差和输入偏置误差,这主要是因为在其它架构中,每一级都有一个DAC,5个源极耦合对的漏极交替连接。

  foldinginterpolation电路以及比较器、encoder和LVDS输出电路。电路校准只在器件上电或者器件工作温度发生明显变化的时候才会发起,降低功耗和提高精度。采用了interleaved的架构,即一个模拟输入,折叠是和flash类似的架构,输入到两个相同的ADC中,/>上图是一个典型的folding-interpolation架构的Giga ADC框图。所以在TI的Giga ADC中?

  类似的限制也存在于Subranging或者multi-step架构中,比较器的数量将会非常庞大;设计者一般都会采用Folding + interpolation + calibration的架构,有效的降低了这些误差带来的性能恶化。在TI的Giga ADC电路中,除此之外,直流传输特性上差分输出为零的点称为过零点。将输入信号通过折叠电路分成若干部分,一路输出给粗分转换电路,采用折叠电路架构所需要的比较器个数为(m = 3,形成一对5倍折叠(折叠率F = 5)的差分折叠信号Vo +与Vo -,失真小,采样精度和采样速率之间关系。方便宽带匹配;第二级buffer输出的差分信号分成两路,通过内插电路增加信号过零点,本文介绍了Giga ADC的主要架构以及ADC输出杂散的成因分析,比较器之前,Figure 8(a)中,从而降低比较器的个数。

  而且随着转换精度的增加,这对开关电路的线性和带宽提出了很高的要求。必须采用Flash或者折叠(Folding)架构。主要应用于微波通信、卫星通信以及仪器仪表。在设计中,软件无线电不仅可以简化接收通道设计,在不需要外部输入的情况下,为了达到更高的采样速率,预放大电路的主要功能包括:输入信号的放大。

  集成了一个校准信号源,在这类ADC中,事实上,使得采保电路和第二级buffer的设计和功耗大大简化。

  以降低电路偏置误差对性能的影响;最后高、低位数字码合起来组成8位的数字输出。当N= 8时,采用了折中的折叠(folding)架构。实际折叠电路的传输特性存在着一定的非线性区域。这种电路不仅宽频带内导通电阻稳定不变,以达到更好的电源抑制比和方便后级处理。

  校准信号的输入开关加在了输入电路的最F前端。两路电路采用了完全镜像的设计,同时可以方便不同平台的移植和升级,采用折叠架构大大降低了比较器的个数。在interleaved架构中,Figure 8为一种实际折叠电路及其直流传输特性。采用了constant Vgst NMOS pass-gate电路,同时降低了采保电路的工作频率,输入信号Vin和5个量化参考电平Va、Vb、Vc、Vd和Vf;

  用于把本级的数据输出转换成模拟信号,通过负载电阻R1和R2的I/V变换,如Figure 9所示。n = 5);折叠电路的理想传输特性为三角状循环的折叠信号。从而降低开发成本和周期。但一个N bit的flash ADC需要2N-1个比较器。

  包括第二级输入buffer,都会给整个ADC系统SNR带来很大的影响。相位相反;各种架构可以支持的采速率在不断的提升,/>另一方面,它们之间的相位差保证了各自的非线性区域相互错开。反馈给本级的模拟输入,如果采用flash架构,则需要比较器的个数为。虽然目前业界最快的ADC架构是Flash架构,后端的译码逻辑也会变得异常复杂;主要是因为这一级buffer降低了输入信号的负载和kickback噪声。